PROYECTO FIN DE CARRERA. UC3M Departamento de Tecnología Electrónica Desarrollo de Módulos para FPGA de Plataforma de Control de Convertidores UNIVERSIDAD CARLOS III DE MADRID ESCUELA POLITÉCNICA SUPERIOR DEPARTAMENTO DE TECNOLOGÍA ELECTRÓNICA INGENIRÍA TÉCNICA INDUSTRIAL (ELECTRÓNICA INDUSTRIAL) DESARROLLO DE MÓDULOS PARA FPGA DE PLATAFORMA DE CONTROL DE CONVERTIDORES Alumno: Juan Pablo Ruiz-Garrido Seoane Tutor por la universidad: Mario García Valderas Tutor por la empresa: Fernando Casado Ortiz 1 PROYECTO FIN DE CARRERA. UC3M Departamento de Tecnología Electrónica Desarrollo de Módulos para FPGA de Plataforma de Control de Convertidores Dedico el presente proyecto a Fernando Casado, sin cuya ayuda no hubiera sido posible completar el proyecto. También quiero mencionar el ánimo y apoyo prestado por mis padres, Mª. Inés y José Felix. 2 PROYECTO FIN DE CARRERA. UC3M Departamento de Tecnología Electrónica Desarrollo de Módulos para FPGA de Plataforma de Control de Convertidores RESUMEN En este proyecto se han diseñado dos módulos en VHDL para una plataforma de control de convertidores estáticos ferroviarios. El primer módulo almacena las muestras de señales analógicas y digitales provenientes de tarjetas de adquisición exteriores (tarjetas I/O). Para ello se ha empleado una memoria SDRAM DDR funcionando a modo de LIFO, en la que los datos se clasificarán en función el tiempo en el que han sido adquiridas y del lugar de procedencia. Cuando se produzca una avería en el convertidor, se podrá solicitar una descarga de las muestras de la memoria DDR, con el fin de facilitar la búsqueda del origen de la avería. El segundo módulo implementa el algoritmo de la DFT (transformada discreta de Fourier). Se proporciona como salida el valor eficaz de una componente armónica a partir del módulo de la DFT. El módulo es configurable para un número programable de señales y/o componentes armónicas. Palabras clave: FPGA, DFT, VHDL, DDR, SDRAM, I/O, valor eficaz, traza de averías, plataforma de control. 3 PROYECTO FIN DE CARRERA. UC3M Departamento de Tecnología Electrónica Desarrollo de Módulos para FPGA de Plataforma de Control de Convertidores ABSTRACT In this Project two VHDL modules were designed for a control platform applied to railway static converters. The first module stores analog and digital signals coming from external acquisition boards (I/O boards). For that purpose a SDRAM DDR operating as LIFO was used, in which all incoming data will be classified as a function of sampling time and external source. When a failure in the converter occurs, it will be possible to request a download of the samples stored in the DDR, in order to facilitate troubleshooting. The second module implements the DFT algorithm (Discrete Fourier Transform). It provides as output the RMS of a harmonic component from the DFT module. The module is configurable for a programmable number of signals and/or harmonic components. Keywords: FPGA, DFT, VHDL, DDR, SDRAM, I/O, RMS, failures trace, control platform. 4 PROYECTO FIN DE CARRERA. UC3M Departamento de Tecnología Electrónica Desarrollo de Módulos para FPGA de Plataforma de Control de Convertidores ÍNDICE Índice de ilustraciones……………………………………………………………………....7 Índice de tablas…………………………………………………………………………….10 Listado de acrónimos………………………………………………………………………11 1 Introducción .................................................................................................................. 12 1.1 Descripción general de una plataforma de control de convertidores .................... 12 1.2 Objetivos del proyecto .......................................................................................... 14 1.3 Estructura del proyecto.......................................................................................... 15 2 Módulo de muestreo y gestión de datos en memoria ................................................... 16 2.1 Diseño del Controlador de la memoria DDR y DDR2 con la herramienta MIG de Xilinx ……………………………………………………………………………………18 2.1.1 Descripción general de la herramienta MIG (Memory Interface Generator de Xilinx) ………………………………………………………………………………18 2.1.2 Implementación del controlador DDR2 con el MIG ..................................... 19 2.1.3 Implementación del controlador DDR con el MIG ....................................... 26 2.1.4 Arquitectura de la DDR y DDR2 y principales características del controlador de la memoria ................. ……………………………………………………………..33 2.2 Interfaz para el controlador de la memoria DDR y DRR2 .................................... 35 2.2.1 Requisitos funcionales del interfaz ................................................................ 35 2.2.2 Descripción del primer diseño: acceso esporádico ....................................... 36 2.2.3 Descripción del segundo diseño: acceso continuo ......................................... 46 2.2.4 Selección del diseño definitivo ...................................................................... 60 2.3 Descripción de la gestión de los datos muestreados ............................................. 65 2.3.1 Almacenamiento de los datos en FIFOs ........................................................ 67 2.3.2 Generación de la base de tiempos y formato dado a las muestras ................. 73 2.3.3 Multiplexación y selección de los datos a escribir en la DDR y DDR2: ...... 75 2.4 Validación del módulo de muestreo y gestión de datos en memoria. ................... 81 2.4.1 Gestión del reset y del reloj y filtro para los rebotes de dispositivos: ........... 83 2.4.2 Adaptación de los modelos de las memorias DDR y DDR2 a la simulación. 85 2.4.3 Máquina de estados empleada en la validación ............................................. 86 2.4.4 Generación de datos. ...................................................................................... 93 2.4.5 Comprobación de los datos almacenados en la DDR y DDR2. ..................... 95 2.4.6 Medición de los tiempos de acceso a la DDR y DDR2. ................................ 99 5 PROYECTO FIN DE CARRERA. UC3M Departamento de Tecnología Electrónica Desarrollo de Módulos para FPGA de Plataforma de Control de Convertidores 2.5 Resultados de síntesis. ......................................................................................... 106 3 MÓDULO DE LA DFT. ............................................................................................ 107 3.1 Requisitos de diseño. ........................................................................................... 108 3.2 Estudio del algoritmo con MATLAB.................................................................. 109 3.2.1 Descripción de los principales parámetros de la DFT ................................. 109 3.2.2 Modelado de la DFT específica con la herramienta SIMULINK. ............... 112 3.2.3 Dimensionamiento del modelo mediante la herramienta Fixed Point: ........ 119 3.3 Implementación de la DFT .................................................................................. 128 3.3.1 Bloques locales para el cómputo de la DFT: ............................................... 129 3.3.2 Control global de la DFT ............................................................................. 131 3.4 Validación del módulo de la DFT ....................................................................... 137 3.4.1 Gestión del reset y del reloj ......................................................................... 137 3.4.2 Uso de ADC y DACs para tareas de adquisición y transmisión de datos. ... 138 3.4.3 Modelado del generador de señales y del ADC para la simulación ............ 140 3.4.4 Aplicación de la DFT a señales empleando un generador de funciones...... 141 3.5 Resultados de síntesis .......................................................................................... 146 4 Presupuesto ................................................................................................................. 147 5 Conclusiones y líneas de investigación futuras .......................................................... 149 6 Bibliografía ................................................................................................................. 151 6 PROYECTO FIN DE CARRERA. UC3M Departamento de Tecnología Electrónica Desarrollo de Módulos para FPGA de Plataforma de Control de Convertidores ÍNDICE DE ILUSTRACIONES Ilustración 1: Diagrama de bloques de la plataforma de control de convertidores .............. 13 Ilustración 2: Flujo de datos en la traza de averías .............................................................. 14 Ilustración 3: traza de averías de la plataforma de control .................................................. 16 Ilustración 4: Diagrama de bloques del sistema. ................................................................. 16 Ilustración 5: Diagrama de bloques del entorno de simulación ........................................... 19 Ilustración 6: Características del proyecto para el controlador DDR2 ................................ 20 Ilustración 7: Selección de tarea a realizar con el MIG. ...................................................... 20 Ilustración 8: Pin Compatible FPGAs.................................................................................. 21 Ilustración 9: selección de la memoria en el MIG ............................................................... 21 Ilustración 10: Opciones del controlador para la DDR2. ..................................................... 21 Ilustración 11: Memory options DDR2. .............................................................................. 22 Ilustración 12: FPGA Options DDR2. ................................................................................. 22 Ilustración 13: Bank Selection DDR2.................................................................................. 23 Ilustración 14: Conexionado DDR2 FPGA ......................................................................... 23 Ilustración 15: Diagrama de bloques DDR2. ....................................................................... 24 Ilustración 16: Características del proyecto para el controlador de la DDR........................ 26 Ilustración 17: Selección del tipo de memoria ..................................................................... 26 Ilustración 18: Opciones del controlador DDR ................................................................... 27 Ilustración 19: Memory Options DDR. ............................................................................... 27 Ilustración 20: FPGA Options DDR. ................................................................................... 28 Ilustración 21: Layout físico DDR-FPGA ........................................................................... 28 Ilustración 22: Selección del emplazamiento de la DDR ................................................... 29 Ilustración 23: Diagrama de bloques del controlador de la DDR. ....................................... 29 Ilustración 24: UCF, Modificaciones de ruta en etapa de lectura DDR .............................. 31 Ilustración 25: Arquitectura de la DDR y DDR2................................................................. 33 Ilustración 26: Diagrama de estados escritura esporádica ................................................... 37 Ilustración 27: Inicialización de la memoria ........................................................................ 37 Ilustración 28: Diagrama de flujo reposo escritura esporádica ............................................ 39 Ilustración 29: Control de la pila acceso esporádico ........................................................... 40 Ilustración 30: Comando de escritura .................................................................................. 41 Ilustración 31: Acceso de lectura ......................................................................................... 42 Ilustración 32: Puertos interfaz acceso esporádico. ............................................................. 45 Ilustración 33: Bloque interfaz acceso esporádico ............................................................... 45 Ilustración 34: Diagrama de estados 1, escritura continua .................................................. 47 Ilustración 35: Diagrama de flujo de test ............................................................................. 48 Ilustración 36: Diagrama de estados acceso continuo ......................................................... 49 Ilustración 37: Diagrama de flujo repose, acceso continuo ................................................. 50 Ilustración 38: Escritura en memoria acceso continuo ........................................................ 51 Ilustración 39: Comando de refresco ................................................................................... 52 Ilustración 40: Diagrama de flujo write_to_read ................................................................. 53 Ilustración 41: Diagrama de flujo de read_chargue ............................................................. 54 Ilustración 42: Precarga de los registros de lectura ............................................................. 55 7 PROYECTO FIN DE CARRERA. UC3M Departamento de Tecnología Electrónica Desarrollo de Módulos para FPGA de Plataforma de Control de Convertidores Ilustración 43: Comando de lectura de test .......................................................................... 56 Ilustración 44: Bloque interfaz acceso continuo .................................................................. 58 Ilustración 45: Diagrama de bloques gestión de datos......................................................... 65 Ilustración 46: FIFOs para 4 tarjetas I/O y 2 registros de estado......................................... 68 Ilustración 47: Diagrama de flujo escritura/lectura en FIFOs ............................................. 69 Ilustración 48: Gestión de peticiones de lectura al MUX .................................................... 70 Ilustración 49: Diagrama de señales gestión de peticiones de lectura ................................. 71 Ilustración 50: Esquema de generación de la base de tiempos ............................................ 75 Ilustración 51: Diagrama de bloques del MUX .................................................................. 76 Ilustración 52: Recepción de peticiones de lectura al MUX................................................ 76 Ilustración 53: Escritura a lectura en el MUX ..................................................................... 78 Ilustración 54: Puntero de escritura a la FIFO del MUX ..................................................... 78 Ilustración 55: Selección de los datos en el MUX ............................................................... 79 Ilustración 56: Arquitectura de implementación 1 ............................................................... 82 Ilustración 57: Arquitectura de la implementación 2 ........................................................... 82 Ilustración 58: Generación del reset y del reloj para el controlador .................................... 83 Ilustración 59: Gestión global del reset y del reloj .............................................................. 84 Ilustración 60: Filtro para los rebotes .................................................................................. 85 Ilustración 61: Diagrama de estados validación DDR2 ....................................................... 87 Ilustración 62: Hardware empleado en el control de la máquina de estados ....................... 88 Ilustración 63: Conexionado físico para la medida de los tiempos de acceso ..................... 89 Ilustración 64: Diagrama de estados global para la validación de la DDR ......................... 90 Ilustración 65: Diagrama de estados específico para la validación de la DDR ................... 91 Ilustración 66: Hardware para la implementación. DDR..................................................... 91 Ilustración 67: Esquema generación de datos ...................................................................... 94 Ilustración 68: Lógica de comprobación de la memoria ...................................................... 95 Ilustración 69: Esquema primera medida de tiempo ............................................................ 96 Ilustración 70: Diagrama de estados Comprobación en la lectura ....................................... 97 Ilustración 71: Diagrama de flujo comprobación de tiempos .............................................. 98 Ilustración 72: Simulación medición de acceso a la memoria durante la escritura ........... 100 Ilustración 73: Simulación tiempo de realización de test_1 .............................................. 100 Ilustración 74: Simulación tiempo de realización de test_0 .............................................. 100 Ilustración 75: Simulación comando de refresco en DDR ................................................. 101 Ilustración 76: Medida acceso a memoria durante la escritura. DDR2 ............................. 101 Ilustración 77: Medida inicialización de la memoria DDR2 ............................................. 102 Ilustración 78: Medida test completo de la DDR2............................................................. 102 Ilustración 79: Duración de un comando de refresco en la DDR ...................................... 103 Ilustración 80: Tiempo entre la solicitud de un refresco y su finalización. DDR .............. 103 Ilustración 81: Medida de acceso a memoria durante la escritura. DDR ........................... 104 Ilustración 82: Medida inicialización de la memoria DDR ............................................... 104 Ilustración 83: Medida test completo DDR ....................................................................... 105 Ilustración 84: Máxima frecuencia módulo de muestreo y gestión de datos en memoria . 106 Ilustración 85: Esquema general de la DFT específica ...................................................... 107 Ilustración 86: Factores de fase en el plano complejo ....................................................... 110 8 PROYECTO FIN DE CARRERA. UC3M Departamento de Tecnología Electrónica Desarrollo de Módulos para FPGA de Plataforma de Control de Convertidores Ilustración 87: Diagrama de bloques primera aproximación DFT específica .................. 113 Ilustración 88: medida básica de la DFT específica. SIMULINK ..................................... 115 Ilustración 89: Adaptación física de la medida DFT específica. SIMULINK ................... 116 Ilustración 90: Control de los factores de rotación. SIMULINK....................................... 116 Ilustración 91: Onda cuadrada para la simulación. SIMULINK ....................................... 117 Ilustración 92: Factores de rotación para armónico de 50 Hz. SIMULINK ...................... 117 Ilustración 93: Factores de rotación para armónico de 150 Hz. SIMULINK .................... 118 Ilustración 94: Medida de la DFT específica para armónico de 150 Hz. SIMULINK. ..... 119 Ilustración 95: pasos para la digitalización de un modelo SIMULINK. ............................ 120 Ilustración 96: Saturación de un divisor durante la digitalización .................................... 121 Ilustración 97: Arquitectura de la FPGA para multiplicación con acumulación ............... 122 Ilustración 98: Diagrama de flujo reducción del número de puntos en la DFT específica 124 Ilustración 99: Onda cuadrada en fase con la parte imaginaria del factor de rotación ...... 125 Ilustración 100: Medición de errores durante la digitalización mediante la herramienta Fixed Point ......................................................................................................................... 127 Ilustración 101: Diagrama de bloques módulo de la DFT para el cálculo de dos DFTs específicas .......................................................................................................................... 128 Ilustración 102: Implementación acumuladores real e imaginario .................................... 129 Ilustración 103: Diagrama de flujo control local de la DFT .............................................. 130 Ilustración 104: Comunicaciones entre el control global y el control local para dos DFTs específicas .......................................................................................................................... 133 Ilustración 105: Diagrama de estados del control global de la DFT .................................. 134 Ilustración 106: Diagrama de bloques para la validación de la DFT ................................. 137 Ilustración 107: Gestión del reset y del reloj para la implementación del módulo DFT ... 138 Ilustración 108: Control del ADC y gestión de las muestras de entrada ........................... 139 Ilustración 109: Onda cuadrada generada por el emulador ............................................... 140 Ilustración 110: DFT de onda cuadrada de 50 Hz, 1,5 Vp y 1,5 Vcc ................................ 143 Ilustración 111: DFT de onda cuadrada de 45 Hz, 1,5 Vp y 1,5 Vcc ................................ 143 Ilustración 112: DFT de onda senoidal de 50 Hz, 1,5 Vp y 1,5 Vcc. ................................ 144 Ilustración 113: DFT de onda triangular de 50 Hz, 1,5 Vp y 1,5 Vcc ............................... 145 Ilustración 114: Frecuencia máxima módulo de la DFT ................................................... 146 9 PROYECTO FIN DE CARRERA. UC3M Departamento de Tecnología Electrónica Desarrollo de Módulos para FPGA de Plataforma de Control de Convertidores ÍNDICE DE TABLAS Tabla 1: Direccionamiento de los registros de lectura ......................................................... 55 Tabla 2: Puertos interfaz acceso continuo. .......................................................................... 60 Tabla 3: Análisis temporal de un comando de escritura esporádico. ................................... 61 Tabla 4: Análisis temporal de un comando de escritura continuo ....................................... 62 Tabla 5: Estudio Hardware acceso continuo ........................................................................ 64 Tabla 6: Estudio hardware acceso esporádico ..................................................................... 64 Tabla 7: Comparativa hardware interfaz .............................................................................. 65 Tabla 8: Formato de los datos en una tarjeta I/O y en un registro de estado ....................... 66 Tabla 9: Formato dado a las muestras a la salida del MUX ................................................ 67 Tabla 10: Orden de los bits en los registros de las FIFOs ................................................... 68 Tabla 11: Puertos módulo de FIFOs .................................................................................... 72 Tabla 12: Puertos módulo de gestión de peticiones de lectura ............................................ 73 Tabla 13: Clasificación de las muestras para 2 tarjetas I/O y 2 Reg.Estado ........................ 73 Tabla 14: Clasificación de las muestras para 4 tarjetas I/O y 2 Reg. Estado ....................... 74 Tabla 15: Puertos del multiplexor al interfaz ....................................................................... 81 Tabla 16: Codificación de los estados de validación DDR2 ................................................ 89 Tabla 17: Conector J1 tarjeta Spartan3 - 1600E .................................................................. 92 Tabla 18: Puertos máquina de estados para la validación .................................................... 93 Tabla 19: Área módulo de muestreo y gestión de datos en memoria ................................ 106 Tabla 20: Extracto de los valores propuestos por la herramienta para la digitalización del modelo................................................................................................................................ 120 Tabla 21: Comparativa para el dimensionado. Fixed Point ............................................... 126 Tabla 22: Puertos del módulo de la DFT ........................................................................... 129 Tabla 23: Utilización de la Block RAM ............................................................................ 132 Tabla 24: Área módulo de la DFT ..................................................................................... 146 Tabla 25: Costes amortizables ........................................................................................... 147 Tabla 26: Presupuesto de material ..................................................................................... 147 Tabla 27: Presupuesto de personal ..................................................................................... 148 10