Cours de Systèmes Logiques 1 Portes logiques Etienne Messerli & Yann Thoma ReconfigurableandEmbeddedDigitalSystemsInstitute HauteEcoled’IngénierieetdeGestionduCantondeVaud ThisworkislicensedunderaCreativeCommonsAttribution-NonCommercial-ShareAlike3.0UnportedLicense Septembre 2019 E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 1/58 Plan 1 Modèles logiques 2 Fonctions d’une variable 3 Fonctions de plusieurs variables 4 Opérateurs complets 5 Porte xor E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 2/58 Plan Polycopié: Electronique numérique Portes logiques et algèbre de Boole chapitre 4, pages 35 à 54 Circuits logiques combinatoires Simplification, tables de Karnaugh chapitres 5-1 à 5-6, pages 55 à 64 Symboles utilisés chapitre 4-9, pages 46 et 47 E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 3/58 Modèleslogiques Expérience Soient x , x et x des signaux électroniques 1 2 3 x t 1 ? x t 3 x t 2 x t 1 1 0 x t 1 2 0 x t 3 E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 4/58 Modèleslogiques Hypothèse 1: Quantification X (t) = 0 si x (t) ≤ v 3 3 0 X (t) = 1 si x (t) ≥ v 3 3 1 X (t) = 2 si v < x (t) < v 3 0 3 1 x t v 1 3 v 0 1 X t 3 2 0 E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 5/58 Modèleslogiques Hypothèse 2: Délais Hypothèses: Durée de l’état ’2’ faible Plus que 2 états (’0’ et ’1’) Apparition d’un délai, ou retard, de durée différente... 1 X t 3 2 0 Xt 1 0 E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 6/58 Modèleslogiques Hypothèse 3: Délais constants Hypothèse : les délais sont tous de durées identiques. Cette durée est constante et indépendante du temps (ne fluctue pas). 1 X t 3 2 0 Xt 1 0 Y t 1 0 E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 7/58 Modèleslogiques Modèle logique asynchrone En combinant les hypothèses de quantification, d’élimination des transitoires, et d’égalisation des délais, nous obtenons le modèle logique asynchrone. E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 8/58 Modèleslogiques Modèle logique combinatoire En rajoutant que les délais sont nuls, nous obtenons le modèle logique combinatoire. x t 1 1 0 x t 1 2 0 Z t 1 0 E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 9/58 Modèleslogiques Etats Etats d’entrée Chacune des 22 = 4 combinaisons possibles des valeurs des deux entrées x et x est 1 2 appelé état d’entrée. Chacun de ces états sera symbolisé par (x ,x ). 1 2 De façon générale, chacune des 2n combinaisons des valeurs de n entrées x ,x ,··· ,x 1 2 n est un état d’entrée (x ,x ,··· ,x ) . 1 2 n Etats de sortie Par analogie, chacune des 2r combinaisons des valeurs de r sorties est un état de sortie (Z ,Z ,Z ,··· ,Z ) 1 2 3 r E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 10/58 Modèleslogiques Elément combinatoire Elément combinatoire : système idéal dont l’état de sortie Z est entièrement déterminé par son état d’entrée (x ,x ), en tout temps. 1 2 x 1 Z x 2 E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 11/58 Modèleslogiques Fonction logique La fonction logique d’un élément combinatoire est l’opération réalisée par celui-ci. Elle peut être définie par des équations ou des tables de vérité. Ici, la table de vérité utilisée pour les précédents chronogrammes: x x Z 1 2 0 0 1 0 1 1 1 0 1 1 1 0 E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 12/58 Modèleslogiques Elément de délai Par définition, il existe un élément idéal caractérisé par un délai ou retard constant : ∆. Z ∆ Y E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 13/58 Modèleslogiques Systèmes logiques asynchrones L’usage d’éléments de délai est traité dans le cadre des systèmes logiques asynchrones. x Z 1 1 x Z 2 2 x Z n r ∆ 1 ∆ 2 ∆ m E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 14/58 Modèleslogiques Systèmes logiques combinatoires Définition : L’assemblage d’éléments combinatoires sans éléments de délai est appelé : système logique combinatoire. E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 15/58 Modèleslogiques Principe de la logique (corollaire) Être logique, c’est avoir une réponse unique sans contradiction : Pas d’Affirmation et de Négation en même temps !!! Pas de Vrai et de Faux en même temps !!! Une lampe ne peut jamais être Allumée (ON) et Eteinte (OFF) en même temps E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 16/58 Modèleslogiques Principe de la logique (corollaire) Être logique, c’est avoir une réponse unique sans contradiction : Pas d’Affirmation et de Négation en même temps !!! Pas de Vrai et de Faux en même temps !!! Une lampe ne peut jamais être Allumée (ON) et Eteinte (OFF) en même temps E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 17/58 Modèleslogiques Principe de la logique (corollaire) On voit clairement une variable binaire: E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 18/58 Modèleslogiques Système logique C’est un système qui traite l’information de façon logique Pour étudier un système logique, il faut connaître les fonctions de base (les composants) et le langage mathématique qui permet de décrire un comportement sous forme d’équations Pour un additionneur: X Y Z 0 0 0 Z = f(X,Y) 0 1 1 1 0 1 1 1 0 E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 19/58 Modèleslogiques Définitions Etat Logique Chacune des 2 valeurs que peut prendre une variable logique Variable logique Grandeur qui ne peut prendre que les 2 états logiques Variable d’entrée (ou simplement entrée) Information à 2 états reçue par un système logique Variable de sortie (ou simplement sortie) Information à 2 états générée par un système logique Fonction logique Relation logique entre une sortie et une ou plusieurs entrées E.Messerli,Y.Thoma (HES-SO/HEIG-VD/REDS) Porteslogiques Septembre2019 20/58